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题名/责任者:

使用SystemVerilog进行RTL建模:基于SystemVerilog的ASIC与FPGA设计/(美)斯图尔特·萨瑟兰著 慕意豪译

出版发行项:

北京:科学出版社,2025

ISBN及定价:

978-7-03-081689-4/CNY98.00

载体形态项:

12,422页;26cm

并列正题名:

RTL modeling with SystemVerilog for simulation and synthesis:using SystemVerilog for ASIC and FPGA design

丛编项:

数字IC设计工程师丛书

个人责任者:

(美) 萨瑟兰 (Sutherland, Stuart) 著

个人次要责任者:

慕意豪 译

学科主题:

硬件描述语言-程序设计

非控制主题词:

SystemVerilog

中图法分类号:

TP312.8VH

相关题名附注:

封面英文题名：RTL modeling with SystemVerilog for simulation and synthesis: using SystemVerilog for ASIC and FPGA design

提要文摘附注:

本书共10章，内容包括：SystemVerilog仿真与综合、RTL建模基础、线网和变量类型、用户定义的类型和包、RTL表达式运算符、RTL编程语句、组合逻辑建模、时序逻辑建模等。

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