机读格式显示(MARC)

• 000 01230nam0 2200301 450

• 001 0000373428

• 005 20240815141544.0

• 010 __ |a 978-7-03-078828-3 |d CNY78.00

• 035 __ |a (A100000NLC)013027046

• 049 __ |a A100000NLC |b UCS01012606841 |c 013027046 |d NLC01

• 100 __ |a 20240717d2024 em y0chiy0110 ea

• 101 1_ |a chi |c eng

• 102 __ |a CN |b 110000

• 105 __ |a a z 000yy

• 106 __ |a r

• 200 1_ |a ASIC设计与综合 |9 ASIC she ji yu zong he |b 专著 |e 使用Verilog进行RTL设计 |f (印)瓦伊巴夫·塔拉特著 |g 孙健，魏东译

• 210 __ |a 北京 |c 科学出版社 |d 2024

• 215 __ |a 11,270页 |c 图 |d 26cm

• 225 1_ |a 数字IC设计工程师丛书

• 312 __ |a 英文原名：ASIC design and synthesis: RTL design using Verilog

• 330 __ |a 本书共二十章，内容包括：ASIC设计流程、时序设计、多时钟域设计、低功耗的设计考虑因素、架构和微架构设计、设计约束和SDC命令、综合和优化技巧、可测试性设计、时序分析、物理设计、典型案例等。

• 510 1_ |a ASIC design and synthesis |e RTL design using Verilog |z eng

• 517 1_ |a 使用Verilog进行RTL设计 |9 shi yong Verilog jin xing RTL she ji

• 606 0_ |a 集成电路 |x 电路设计

• 690 __ |a TN402 |v 5

• 701 _0 |c (印) |a 塔拉特 |9 ta la te |c (Taraate, Vaibbhav) |4 著

• 702 _0 |a 孙健 |9 sun jian |4 译

• 702 _0 |a 魏东 |9 wei dong |4 译