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• 005 20240627145820.0

• 010 __ |a 978-7-111-75364-3 |d CNY129.00

• 100 __ |a 20240627d2024 em y0chiy0110 ea

• 101 1_ |a chi |c eng

• 102 __ |a CN |b 110000

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• 106 __ |a r

• 200 1_ |a 基于TSV的三维堆叠集成电路的可测性设计与测试优化技术 |A ji yu TSV de san wei dui die ji cheng dian lu de ke ce xing she ji yu ce shi you hua ji shu |b 专著 |f (美)布兰登·戴(Brandon Noia)，(美)蔡润波(Krishnendu Chakrabarty)著 |g 蔡志匡[等]译

• 210 __ |a 北京 |c 机械工业出版社 |d 2024

• 215 __ |a 14,221页 |c 图 |d 24cm

• 225 1_ |a 半导体与集成电路关键技术丛书

• 225 1_ |a 微电子与集成电路先进技术丛书

• 300 __ |a CMP BOOKS Springer

• 304 __ |a 译者还有：解维坤、吴洁、刘小婷、郭宇锋

• 312 __ |a 版权页英文题名：Design-for-test and test optimization techniques for TSV-based 3D stacked ICs

• 330 __ |a 本书首先对3D堆叠集成电路的测试基本概念、基本思路方法，以及测试中面临的挑战进行了论述；讨论了晶圆与存储器的配对方法，给出了用于3D存储器架构的制造流程示例；介绍了基于TSV的BIST和探针测试方法及其可行性；此外，还考虑了可测性硬件设计的影响并提出了一个利用逻辑分解和跨芯片再分配的时序优化的3D堆叠集成电路优化流程；最后讨论了实现测试硬件和测试优化的各种方法。

• 510 1_ |a Design-for-test and test optimization techniques for TSV-based 3D stacked ICs |z eng

• 606 0_ |a 集成电路 |x 电路设计

• 690 __ |a TN402 |v 5

• 701 _0 |c (美) |a 戴 |A dai |c (Noia, Brandon) |4 著

• 701 _0 |c (美) |a 蔡润波 |A cai run bo |c (Chakrabarty, Krishnendu) |4 著

• 702 _0 |a 蔡志匡 |A cai zhi kuang |4 译

• 801 _2 |a CN |b 58marc.cn |c 20240823