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• 200 1_ |a 高级HDL综合和SoC原型设计 |9 gao ji HDL zong he he SoC yuan xing she ji |b 专著 |d Advanced HDL synthesis and SOC prototyping: RTL design using Verilog |f (印)瓦伊巴夫·塔拉特著 |g 魏东，孙健译 |z eng

• 210 __ |a 北京 |c 科学出版社 |d 2025

• 215 __ |a 12,255页 |d 26cm

• 225 1_ |a 数字IC设计工程师丛书

• 330 __ |a 本书共16章，内容包括：概述、SoC设计、RTL设计指南、RTL设计和验证、处理器设计和架构设计、SoC设计中的总线和协议、存储器和存储控制器、DSP算法与视频处理、ASIC和FPGA综合、静态时序分析、SoC原型设计、SoC原型设计指南、设计集成与SoC综合、互连线延迟和时序、SoC原型设计和调试技巧、板级测试。

• 510 1_ |a Advanced HDL synthesis and SOC prototyping: RTL design using Verilog |z eng

• 606 0_ |a 集成电路 |x 芯片 |x 设计

• 690 __ |a TN402 |v 5

• 701 _0 |c (印) |a 塔拉特 |9 ta la te |4 著

• 702 _0 |a 魏东 |9 wei dong |4 译

• 702 _0 |a 孙健 |9 sun jian |4 译