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• 049 __ |a A100000NLC |b UCS01013169922 |c 013556097 |d NLC01

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• 101 1_ |a chi |c eng

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• 106 __ |a r

• 200 1_ |a 使用SystemVerilog进行RTL建模 |9 shi yong SystemVerilog jin xing RTL jian mo |b 专著 |e 基于SystemVerilog的ASIC与FPGA设计 |f (美)斯图尔特·萨瑟兰著 |g 慕意豪译

• 210 __ |a 北京 |c 科学出版社 |d 2025

• 215 __ |a 12,422页 |d 26cm

• 225 1_ |a 数字IC设计工程师丛书

• 312 __ |a 封面英文题名：RTL modeling with SystemVerilog for simulation and synthesis: using SystemVerilog for ASIC and FPGA design

• 330 __ |a 本书共10章，内容包括：SystemVerilog仿真与综合、RTL建模基础、线网和变量类型、用户定义的类型和包、RTL表达式运算符、RTL编程语句、组合逻辑建模、时序逻辑建模等。

• 510 1_ |a RTL modeling with SystemVerilog for simulation and synthesis |e using SystemVerilog for ASIC and FPGA design |z eng

• 606 0_ |a 硬件描述语言 |x 程序设计

• 610 0_ |a SystemVerilog

• 690 __ |a TP312.8VH |v 5

• 701 _0 |c (美) |a 萨瑟兰 |9 sa se lan |c (Sutherland, Stuart) |4 著

• 702 _0 |a 慕意豪 |9 mu yi hao |4 译

• 801 _0 |a CN |b GDPTC |c 20251215

• 905 __ |a GDPTC |d TP312.8VH/2