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• 101 1_ |a chi |c eng

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• 200 1_ |a SystemVerilog硬件设计 |A SystemVerilog ying jian she ji |b 专著 |e RTL设计和验证 |f (印)瓦伊巴夫·塔拉特著 |g 孙健，魏东译

• 210 __ |a 北京 |c 科学出版社 |d 2024

• 215 __ |a 14,268页 |d 26cm

• 225 1_ |a 数字IC设计工程师丛书

• 330 __ |a 本书共15章，内容包括SystemVerilog中的常量和数据类型、SystemVerilog的硬件描述、SystemVerilog中的面向对象编程、SystemVerilog增强特性、SystemVerilog中的组合逻辑设计、SystemVerilog中的时序逻辑设计、RTL设计和综合指南、复杂设计的RTL设计和策略、有限状态机、SystemVerilog中的端口和接口、验证结构、验证技术和自动化、高级验证结构、验证案例等。

• 510 1_ |a SystemVerilog for hardware description |e RTL design and verification |z eng

• 606 0_ |a 硬件描述语言 |x 程序设计

• 690 __ |a TP312SV |v 5

• 701 _0 |c (印) |a 塔拉特 |A ta la te |4 著

• 702 _0 |a 孙健 |A sun jian |4 译

• 702 _0 |a 魏东 |A wei dong |4 译

• 801 _2 |a CN |b 58marc.cn |c 20240520