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• 000 01205oam2 2200313 450

• 001 0000149214

• 005 20190713121000.0

• 010 __ |a 978-7-121-34898-3 |d CNY99.00

• 049 __ |a O330100ZJX |b UCS01009259761

• 100 __ |a 20181023d2018 em y0chiy50 ea

• 101 0_ |a chi

• 102 __ |a CN |b 110000

• 105 __ |a y z 000yy

• 106 __ |a r

• 200 1_ |a 基于Quartus Prime的数字系统Verilog HDL设计实例详解 |9 ji yu Quartus Prime de shu zi xi tong Verilog HDL she ji shi li xiang jie |b 专著 |f 周润景，李志，张玉光编著

• 205 __ |a 3版

• 210 __ |a 北京 |c 电子工业出版社 |d 2018

• 215 __ |a 460页 |d 26cm

• 225 2_ |a EDA应用技术 |9 EDA ying yong ji shu

• 330 __ |a 本书以语法与实例结合的方式来讲解可编程逻辑器件的设计方法，软件开发平台为Altera公司的Quartus Prime 16.1 FPGA/CPLD设计软件。介绍了利用Quartus Prime进行数字系统开发的设计流程、设计思想和设计技巧。

• 461 _0 |1 2001 |a EDA应用技术 |1 035 |a (A100000NLC)003213933

• 606 0_ |a VHDL语言 |9 VHDL yu yan |x 程序设计

• 690 __ |a TP312VH |v 5

• 690 __ |a TP312 |v 4

• 701 _0 |a 周润景 |9 zhou run jing |f (1965-) |4 编著

• 701 _0 |a 李志 |9 li zhi |4 编著

• 701 _0 |a 张玉光 |9 zhang yu guang |4 编著

• 801 _0 |a CN |b GDPTC |c 20190713

• 905 __ |a GDPTC |d TP312/316