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• 049 __ |a A330000ZJL |b UCS01009230416 |c 3393645

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• 106 __ |a r

• 200 1_ |a 基于Quartus Prime的FPGA/CPLD数字系统设计实例 |9 ji yu Quartus Prime de FPGA/CPLD shu zi xi tong she ji shi li |b 专著 |f 周润景，南志贤，张玉光编著

• 205 __ |a 4版

• 210 __ |a 北京 |c 电子工业出版社 |d 2018

• 215 __ |a 468页 |d 26cm

• 300 __ |a EDA应用技术

• 330 __ |a 本书以Altera公司全新推出的Quartus Prime16.1为设计平台，结合大量的实例来介绍基于FPGA/CPLD数字系统的设计方法。书中的例子包含了简单的数字逻辑电路实例、数字系统设计实例及复杂的数字控制系统设计实例，介绍了采用Quartus Prime16.1进行数字系统开发的设计流程、设计思想和设计技巧。

• 606 0_ |a 可编程序逻辑阵列 |9 ke bian cheng xu luo ji zhen lie |x 系统设计

• 610 0_ |a FPGA/CPLD |9 FPGA/CPLD

• 690 __ |a TP332.1 |v 5

• 701 _0 |a 周润景 |9 zhou run jing |f (1965-) |4 编著

• 701 _0 |a 南志贤 |9 nan zhi xian |4 编著

• 701 _0 |a 张玉光 |9 zhang yu guang |4 编著

• 801 _0 |a CN |b GDPTC |c 20190822

• 905 __ |a GDPTC |d TP332.1/22=4